Diseño compuerta lógica NAND CMOS

Las compuertas NAND constan de dos entradas digitales a y b, las cuales causan que la salida F tenga el mismo resultado para dicha función NAND. Si a la salida se va a conectar a una carga en lugar de a otra puerta, es preferible usar la versión CMOS (N y P) para que no se reduzca el voltaje de salida cuando el resultado de la función sea verdadero.

La compuerta logica NAND de dos entradas esta contruida con dos transistores NMOS en serie y dos transistores PMOS en paralelo

F = L (Bajo) o 0, Si A y B son 1 ò H (alto),

F = H (alto) o 1, Si A o B son 0 o (bajo),

TABLA LOGICA DE NAND - CMOS

Fig. 1 Compuerta NAND CMOS

CONSULTAS DE APOYO

Consulta en internet; http://quegrande.org/apuntes/grado/1G/TEG/teoria/10-11/tema_9_-_familias_logicas_cmos.pdf

Consulta en internet ; ftp://wsdetcp.upct.es/FelixM/Doctorado/Diseno_Microelectronico/Transp_PUERTAS.pdf